[리벨리온] Physical Implementation Engineer - DFT 공고 분석

이 자리가 왜 생겼을까요

1하게 될 업무

• Logic/IP Scan: Scan(compressor) 삽입과 DFT 시뮬레이션을 하고 SoC DFT 계획(SoC DFT Planning)을 세웁니다.

  이렇게 볼 수 있어요

  로직과 IP에 scan과 compressor를 넣고 검증하는 일부터 칩 전체의 DFT 계획까지 한 항목에 있습니다. 칩 단위 DFT 구조를 정해 본 경험이 있다면 블록 단위 작업과 나눠 적을 수 있습니다.

• BIST: Logic BIST와 BIRA/BIST 삽입과 시뮬레이션을 합니다.

  이렇게 볼 수 있어요

  로직과 메모리의 자체 테스트 회로를 다룹니다. 메모리 BIST에 BIRA까지 넣어 본 경험이 있다면 어떤 메모리 구성에 적용했는지 함께 덧붙이면 됩니다.

• 패키지 단계 테스트 계획(Package-level test planning)을 세웁니다.

  이렇게 볼 수 있어요

  칩 하나가 아니라 패키지 단계의 테스트 계획까지 맡습니다. 자격 요건의 advanced package(2.5D, 3D, chiplet) 이해와 함께 보면, 여러 die를 묶은 패키지에서 테스트 경로를 계획해 본 경험이 이 업무와 직접 이어집니다.

• DFD: Scan-dump와 scan to dram 로직을 구현합니다.

  이렇게 볼 수 있어요

  DFD는 디버깅을 위한 설계로 칩 내부 상태를 밖으로 꺼내 보는 로직입니다. 실리콘 디버그에서 scan-dump로 문제를 찾아 본 경험은 이 업무에서 직접 쓰입니다.

• synthesis부터 production까지 DFT 관련 지원을 합니다.

  이렇게 볼 수 있어요

  설계 단계에서 끝나지 않고 양산 단계까지 DFT를 지원합니다. 테스트 패턴 전달이나 양산 테스트 결과 대응을 해 봤다면 어느 단계까지 맡았는지 밝힐 수 있습니다.

• test/fault coverage를 높이도록 아키텍처와 구현 방식(implementation recipe)의 변경을 제안합니다.

  이렇게 볼 수 있어요

  coverage를 올리기 위해 설계 쪽에 변경을 제안하는 역할까지 있습니다. 제안해 반영된 변경과 그 전후의 coverage 수치가 있다면 그 숫자가 이 업무 경력의 중심이 됩니다.

• DSP나 contractor가 TAT를 맞추면서 높은 품질의 결과를 내도록 지원합니다.

  이렇게 볼 수 있어요

  일부 작업을 회사 밖 인력과 함께 하는 구조입니다. 외부 인력의 작업 일정과 품질을 함께 관리해 본 경험이 있다면 그 규모까지 적어야 합니다.

2자격 요건

• 전기공학 학사 이상 또는 그에 준하는 실무 경험이 필요합니다(Bachelor's or higher degree in Electrical Engineering or equivalent practical experience).

  이렇게 볼 수 있어요

  학위 대신 실무 경험으로도 요건을 갖출 수 있게 적혀 있습니다. 전공이 다르다면 DFT 프로젝트 이력을 중심으로 경력을 소개할 수 있습니다.

• 반도체 업계에서 EDA tool workflow를 다룬 경력이 최소 8년 필요합니다.

  이렇게 볼 수 있어요

  연차 조건은 EDA 도구 흐름(EDA tool workflow)을 다룬 경력 최소 8년입니다. DFT 도구와 함께 synthesis·구현 도구를 다뤄 왔다면 다룬 도구와 공정, 참여한 칩 수를 구체적으로 밝힐 수 있습니다.

• 워크플로 자동화와 데이터 시각화를 위한 scripting language(Tcl, Perl, Python 등)에 능숙해야 합니다.

  이렇게 볼 수 있어요

  스크립트 용도로 흐름 자동화와 결과 시각화 두 가지를 적었습니다. coverage나 패턴 수를 자동으로 모아 비교하는 스크립트를 만든 적이 있다면 두 용도를 한 사례로 보여 줄 수 있습니다.

• RTL to GDS 흐름을 자동화하는 physical design 프로세스와 도구 경험이 풍부해야 합니다.

  이렇게 볼 수 있어요

  DFT 공고이지만 물리 구현 전체 흐름의 경험을 요구합니다. DFT 삽입이 배치·배선과 타이밍에 준 영향을 다뤄 본 경험이 있다면 이 요건과 DFT 업무를 한 사례로 함께 쓸 수 있습니다.

• advanced package(2.5D, 3D, chiplet 등)를 높은 수준으로 이해해야 합니다.

  이렇게 볼 수 있어요

  패키지 단계 테스트 계획이 주요 업무 가운데 하나입니다. 여러 die를 쌓거나 나란히 붙인 패키지 제품을 다뤄 봤다면 그 구조에서 테스트를 어떻게 계획했는지 소개할 수 있습니다.

• 물리 구현(physical implementation)의 한 가지 이상 영역을 리드한 경험이 필요합니다.

  이렇게 볼 수 있어요

  물리 구현 가운데 한 영역 이상을 이끈 경험을 묻습니다. DFT를 맡아 방법론이나 flow를 정했고 다른 엔지니어가 그 방법론이나 flow를 따랐다면 그 사실도 함께 밝혀 두세요.

• design parameter를 추출하고 QoR(Quality of Results)를 요약하며 추이를 분석해 QoR를 개선한 경험이 필요합니다.

  이렇게 볼 수 있어요

  결과를 데이터로 모으고 흐름을 보며 개선 방향을 정하는 일입니다. DFT에서는 coverage와 패턴 수, 테스트 시간 같은 지표를 실행마다 비교해 개선한 경험을 사례로 들 수 있습니다.

4기타 사항

• 게시일 : 2026년 1월 28일
• 고용형태 : 해당 내용은 원본 공고에서 확인되지 않습니다.
• 근무지 : 경기도 성남시 분당구 정자일로156번길 6
• 경력 조건 : 경력 8년 이상
• 학력 조건 : Bachelor's or higher degree in Electrical Engineering or equivalent practical experience

쓰는 기술

공고 본문에 적힌 기술만 모은 목록입니다.

• Scan
• Logic BIST
• BIRA
• BIST
• DFD
• Scan-dump
• Tcl
• Perl
• Python
• RTL to GDS
• 2.5D
• 3D
• chiplet

전형과 지원

분석 시점 공고 42건 가운데 27건이 같은 여섯 단계를 적었습니다. Software와 System Software 공고는 전부 과제나 코딩테스트를 더했고, System Software 공고 9건 가운데 8건은 평판 조회도 거칩니다. 지원할 공고의 전형절차를 본문에서 따로 확인하는 편이 안전합니다.

지원 전 준비할 것

1. 1

   칩별 DFT 구조를 표로 정리하기

   참여한 칩마다 공정, scan compression 구성, BIST를 넣은 메모리, 최종 test/fault coverage를 표로 만들어 두면 업무 항목별 질문에 숫자로 답할 수 있습니다.

2. 2

   패키지 단계 테스트 경험 찾기

   업무에는 패키지 단계 테스트 계획이 있고 자격 요건은 advanced package 이해를 요구합니다. chiplet이나 2.5D 제품에서 die 사이 연결을 테스트한 경험이 있다면 어떤 방식으로 계획했는지 정리해 두세요.

3. 3

   Culture-fit 인터뷰 사례 고르기

   기술 인터뷰 두 번 뒤에 Culture-fit 인터뷰가 따로 있습니다. DSP나 contractor, 설계팀과 일정을 맞추며 문제를 푼 협업 사례 하나를 골라 두면 이 단계에서 쓸 수 있습니다.